Tanner EDA是一家更值得尊敬的EDA供应商，它将在DAC期间展出其Tanner Tools Pro v12.1，其展位号是1114。版本12.1是Tanner最新的用于模拟/混合信号、ASIC和MEMS器件设计的集成IC设计工具包。新版本性能上有许多改进。例如，S-Edit原理图捕捉工具现已具有扩展功能，能用来处理非常大的设计。当你浏览原理图的层次目录时，它提供一种层次连接显示。T-Spice模拟器、L-Edit物理布局工具和HiPer Verify DRC工具也都增添了新功能。

在IP方面，看看Kilopass的表现，它位于1117展位，紧挨着Tanner。Kilopass是可嵌入、非易失存储器IP供应商，其IP用标准CMOS工艺实现。在消费IC、混合信号设计、安全ID存储及嵌入式引导码和固件存储等应用，Kilopass都有成功案例。

与IP有更大关系的是Chip Estimate公司(展位4055)，在其网站上(http://www.chipestimate.com)可了解其新的芯片计划入口(chip-planning portal)。该网站的访客可使用“相关度等级”搜索引擎查询IP构件及查看详尽的数据手册。其网站的在线目录上罗列着150多家IP供应商提供的4000多种IP构件。用户能将感兴趣的IP列表，并将该表输入进Chip Estimate的免费InCyte工具，由该工具评估整个芯片大小、功耗和漏电流。Chip Estimate最近从Beach Solutions购入了其VCX IP数据库，并保有该数据库原有的伙伴关系。

别忘了到Zenasis Technologies的3027展位看一看该公司为基于核的IC设计开发的设计优化工具和技术。Zenasis的混合优化技术对逻辑、物理和晶体管级的设计进行分析，为取得最佳效果它采用了多级优化。

正如《Electronic Design》专栏作家Bob Pease会指出的，“这些前瞻性的开发成果到底预示着什么呢？”你可从Atrenta在7月25号(周三)下午2点到5点的讲座中找到答案。在讲座中，你将了解到Atrenta和飞思卡尔半导体是如何采用Atrenta的前瞻性开发技术共同开发一款3G手机芯片的。Atrenta的SpyGlass LP工具能用于相似的设计以最小化芯片功耗并使设计周期具有更高的可预测性。