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Tensilica公司宣布增加了其自动可配置处理器内核的设计方法学以面对90纳米工艺下普通集成电路设计的挑战。这些增加支持Cadence公司和Synosys公司的工具的最新能力，包括自动生成物理设计流程脚本，这些脚本可以大幅降低功耗，自动输入用户定义的功耗结构以及支持串绕分析。

“90纳米设计代表了IC设计工程师所面临的最重要的新挑战，”Tensilica公司市场副总裁Steve Roddy指出，“通过针对同级别最佳（best-in-class）的设计工具进行的脚本开发的自动化，我们可以加速客户设计的面市”。

90纳米硅工艺的一个巨大挑战是动态功耗上升的非常显著。为此，Tensilica公司利用Synopsys公司的Power Compiler™的低功耗优化能力，同时在Xtensa LX内核和所有设计者自定义的扩展功能中自动的插入精细度时钟门控，从而降低动态功耗。

另一个90纳米硅工艺带来的挑战是电源轨（power rails）上大幅度的电压降(IR drop)。新的自动生成的Xtensa布线脚本可以自动的将设计者自定义的功耗结构输入到布线工具中去。

互连线的寄生效应是第三个90纳米硅工艺的挑战。决定所有深亚微米技术的信号延迟的互连线，受到布线寄生效应的严重影响。所以，互连线模型的精确性是一个关键的输入。新的可自动生成的Xtensa 处理器布线脚本也可以自动的将电气参数从特定工具的工艺文件输入到更好的寄生效应模型中。

串绕的避免和时钟歪斜/插入是90纳米工艺下关键的设计要求。Tensilica公司的新脚本能够自动的支持Cadence公司用来做串绕分析的CeltIC工具。在Synopsys公司的Astro和Cadence公司SoC Encounter工具中的布图布线工具中，Tensilica公司的新脚本通过使用“有用歪斜模式（useful skew modes）”来实现可达到的最大时钟速率。

Tensilica公司与Synopsys公司和Cadence公司密切合作以支持他们新一代90纳米工艺下的设计工具。下表中Synopsys公司的 Galaxy™ Design Platform和Cadence公司的工具全部是Tensilica设计方法学支持的工具：

IC 设计步骤		工具支持
逻辑综合	Synopsys Design Compiler®, Synopsys Power Compiler
物理实现	Synopsys Physical Compiler®, Synopsys Astro, Cadence SOC Encounter, Cadence NanoRoute™
寄生参数提取	Cadence Fire & Ice^® QX
静态时序分析(Timing sign off）	Synopsys PrimeTime
信号完整性分析	Cadence CeltIC
可测性设计	Synopsys DFT Compiler, Synopsys TetraMAX^® ATPG

Tensilica可以自动生成Xtensa处理器内核的综合和实现脚本，这些脚本可以自动的完成每个Xtensa V和Xtensa LX处理器内核的配置。它们完全了解Xtensa的层级结构，支持全部设计者自定义的TIE（Tensilica指令扩展）语言扩展。

自动化脚本甚至支持需要多个时钟周期来执行的定制指令。逻辑依赖性自动被分组，从而在时序优化时，逻辑结构可以被重组。Tensilica采用从底至上（bottoms-up）的方法，并在顶层采取多路径（multiple passes）来生成脚本，这些过程不需要用户额外的修改，然而高级SoC设计者可以自由的修改和扩展这些脚本来满足公司特定的物理设计规则要求或者目标。

Cadence公司的Encounter工具协助Tensilica公司利用自动生成的脚本改善了90纳米的设计流程，增加了效率，” Cadence公司的负责Tensilica项目组的产品市场副总裁Eric Filseth说，“这将使我们双方的客户能够更快更有效率的针对他们的应用来优化基于Xtensa的设计。”

“Tensilica认识到并与Synopsys公司合作致力于90纳米技术带来的挑战，”Synopsys公司策略联盟主管Lonne Fiance说，“将已被90纳米技术验证了的Synopsys公司的Galaxy设计平台与Tensilica公司的自动生成的综合和实现脚本相结合，为Tensilica公司的客户提供了在前沿工艺下设计定制处理器的最快途径。”